​Alors que l'intégration 3D séquentielle fait figure d'alternative potentielle à la réduction des dimensions pour maintenir l'augmentation de la densité des circuits intégrés, le CEA-Leti vient de lever l'un des verrous majeurs de cette technologie. En effet, la difficulté majeure de ce type d'intégration qui consiste à empiler des niveaux de transistors les uns sur les autres est la réalisation des niveaux de transistors supérieurs, dont les procédés de fabrication mettent en œuvre des températures élevées qui dégradent le(s) niveau(x) inférieur(s) et réduit les performances de l'ensemble.

Pour la première fois au monde, les chercheurs du CEA-Leti ont réussi à abaisser cette température sous le seuil critique des 500°C. Pour cela, ils ont modifié diverses étapes-clé du process, en particulier, testé de nouveaux matériaux spécialement choisis pour pouvoir être déposés à plus faible température, redéveloppé les procédés d'épitaxie pour se dérouler à 500°C au lieu des 600°C et 750°C habituels, et travaillé sur l'activation de la jonction par SPER (Solid-Phase Epitaxy Regrowth) à 500°C en lieu et place du recuit d'activation final habituellement au-delà de 1000°C. Enfin, la recristallisation de la grille a aussi été développée afin d'éviter toute détérioration du niveau bas de transistors.

La démonstration ayant pour l'heure été faite sur une structure planaire, le procédé doit encore être validé dans une intégration séquentielle 3D, et la fiabilité de la grille améliorée. Présentés lors de la dernière conférence VLSI en collaboration avec Samsung, ces travaux ouvrent la voie à une intégration CMOS monolithique 3D haute-performance, destinée à la logique avancée, à la RF, aux applications imageurs, à l'In-Memory Computing (IMC), ou encore à l'intelligence artificielle.