l’IRT Nanoelec, CEA Tech, Inria et l’OpenHW Group organisent la deuxième semaine RISC-V, un évènement phygital (en ligne et en présentiel à Rennes, Grenoble & Paris-Saclay)

RISC-V est une architecture de jeu d’instruction (ISA : Instruction Set Architecture) gratuit et ouvert qui ouvre de nouveaux horizon dans l’innovation sur les processeurs. Les concepteurs de matériel et de logiciel, qu’ils soient industriels, universitaires ou contributeurs individuels, collaborent au développement des cœurs RISC-V, de la propriété intellectuelle associée, des outils et des logiciels. La communauté rassemblée autour de RISC-V explore de nouvelles possibilités en matière de logiciel et de matériel, avec des solutions gratuites et extensibles sur l’architecture.

C’est l’approche adoptée par OpenHW Group, une organisation internationale participative qui industrialisera la famille CORE-V de cœurs de processeur compatibles RISC-V. OpenHW Group développe une gamme complète de plans de vérification, de compilateurs, d’IDE, de simulateurs et de conceptions de microcontrôleurs. OpenHW Group a récemment publié un cœur à 4 étages 32 bits entièrement vérifié (CV32E40P) et est en train de développer activement un cœur de classe d’application 64/32 bits, ainsi que des cœurs dans la famille CV32.

• Etudiants chercheurs académiques et industriels sont les bienvenus à la deuxième semaine RISC-V.
  
• Au programme : cours, conférences, sessions thématiques et tables rondes avec des intervenants des organisations suivantes : ETH Zürich, UNSW, Google, Thales, Université de Nantes, Bluespec, Inc, Semidynamics Technology Services, Centre national de la recherche scientifique, Carnegie Mellon University, Huawei, Grenoble INP Esisar, STMicroelectronics, Université Grenoble Alpes, Université Paris-Saclay…